Prodigy Player Proは、S2CのFPGAベースのプロトタイピング・プラットフォームで動作するツールです。Prodigy Player Proは、プロトタイプのコンフィギュレーション、リモート・システム管理の実施、マルチFPGAデバッグのセットアップという3つの役割を果たし、開発プロセスを高速化します。
10億ゲート規模のデザインをサポートする高速なパーティショニング・エンジン
ピン多重化における強化されたマクロにより、システム性能が最大50%向上
複数のクロックドメインに渡り、ピン多重化比率を柔軟に調整可能
ブラックボックス・フローの最適化により最大70%の時間短縮を実現
TCLスクリプトによる完全な自動化と生産性の向上
統合されたGUI環境とTclインタフェースにより、既存デザインをコンパイルし、複数のFPGAにパーティショニングし、それぞれのビットファイルを生成するフローが用意になります。
Prodigy Player Proには直感的なGUI環境が備わっており、コンパイルの全工程をガイドしてくれます。デザインがコンパイルされると、以下に示すようにTclモードで自動実行されるECOフローへと移行できます。
デザインのインポート
プローブの設定
論理合成の実行
デザインのパーティショニング
I/Oの割り当て
FPGAの配置配線を実行
ビットファイルの生成
Prodigy Player ProはS2Cドーターボードのピンマップ・ファイルのライブラリを提供し、実際にはI/O接続へのマッチングを自動で行います。GUIを用いたクロックとI/Oプロパティの割り当てにより、エラー混入の可能性を最小限に抑えます。
複数ボードへの自動またはガイド付きパーティショニング
- ユーザガイドのパフォーマンス最適化
- ユーザ・コンフィギュレーションが可能なケーブル接続設定
パーティショニング時間を抑えるブラックボックスのアプローチ
TDM最適化によるシステムの性能改善
ピン多重化の自動挿入前に対象の信号をクオリファイ
配置配線前に手短にシステム性能を把握するタイミング見積もり
最適化をガイドするシステムタイミングレポート
コンパイル済みのデザインに対してProdigy Player Proを使用すると、１つのソフトウェア・コンソールからProdigy Logic Module、またはProdigy Logic Systemを直接のターゲットとしてイーサネット、もしくはUSB接続により制御することができます。そしてlock/unlockのメカニズムを使用することで、１つのシステムに複数のユーザが同時にアクセスすることができます。
Prodigy Player ProはUSBやイーサネットを介してデザインをFPGAにダウンロードすることができます。またProdigy Logic ModuleやProdigy Logic System上でデザインをSDカードに書き出して、それをSDカードからダウンロードすることも可能です。
システムのすべての機能は、USBやイーサネット経由でリモートコントロールすることができます。
ドーターカードが挿入された際の自動検知
I/Oの電圧や電流、または温度を容易に観測
内部レジスタとBRAMへの直接アクセスをサポート
複数のProdigy Logic Module、Prodigy Logic Systemを１つのコンソールから制御可能
I/Oピンやインターコネクト、クロックラインなどが故障している可能性がある場合、ユーザはウィザードに従って操作することで状態をチェックすることができます。ユーザはまたグローバルクロックの周波数やI/O電圧設定を確認することもできます。
Prodigy Player Proはバーチャルなスイッチや表示機能を提供しており、実際のハードウェアのように扱うことができます。
デザインの状態を即座に監視するバーチャルなLED
デザインへの入力条件を即座に設定するためのバーチャルな押しボタンやスイッチ
ファームウェアを簡便にデバッグするためのバーチャルなUART
Prodigy Player Proでは、観測する信号をコンパイル前に事前に選択し、データキャプチャを開始するトリガ条件を指定することができます。ランタイム時には選択された信号の状態がキャプチャされ、外部DDR3/DDR4メモリにストアされ、解析することが行えます。
FPGA内部のプローブを確保
プローブはパーティション結果に基づき複数FPGAに自動配線される
１つのコンソールから複数FPGAにおけるトリガ設定と信号トレースが可能
ユーザはProdigy Player Proのパネルから、トリガイベントや組合せイベントを容易に設定することができます。
トリガイベントのサポート： ==、!=、>=、<=、>、<、カウンタ
組合せイベントのサポート： !, &, |, ^, ->、カウンタ
最大8つのイベントトリガ・ブロックをサポート
トリガーステートマシン言語をサポート
FPGA内部のプローブを無制限に選択
FPGAを再コンパイルすることなく、2Kプローブずつ8つのグループを構成し、最大16Kプローブのトレースが可能に
プロセスと使用法を簡素化する、IPモードとコンパイルモードの2つのモードをサポート
複数FPGAからのトリガとトレースのデータをMDMに高速トランシーバで転送
サンプリングしたデータをVCD/FSTフォーマットでダンプし、解析が可能
外部に64GB分のウェーブフォームをストア可能
コンパイル: VU+, VU, KU, S10 and A10
ランタイム：VU+, VU, KU, S10 and A10
デバッグのセットアップ：VU+ and VU
コンパイル: 64-bit RHEL7.7/7.8+, Ubuntu 16.04/18.04 & CentOS 7.3/7.6
ランタイム: 64-bit Windows 10, RHEL7.6, Ubuntu 16.04/18.04 & CentOS 7.4
デバッグのセットアップ: 64-bit Windows 10, RHEL7.8, & CentOS 7.3
Synthesizable RTL (Verilog, VHDL, System Verilog)
Synthesizable gate-level netlist
Mixed languages
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